RTL DESIGN ENGINEER (THỰC TẬP SINH - HÀ NỘI)

FPT Telecom • Tòa FPT Tower,Số 10 Phạm Văn Bạch,Cầu Giấy,Hà Nội

Trách nhiệm chính

Tham gia thiết kế vi kiến trúc cho các khối xử lý trong dự án AI Chip.
Viết mã nguồn RTL bằng ngôn ngữ Verilog/SystemVerilog cho các module xử lý số.
Thực hiện kiểm tra chất lượng code bao gồm Linting và CDC (Clock Domain Crossing).
Hỗ trợ tổng hợp logic để tối ưu hóa diện tích và thời gian thực hiện.
Phối hợp với team Verification để tìm và sửa lỗi trên thiết kế.

Yêu cầu công việc

Là sinh viên năm 3 hoặc năm 4 các chuyên ngành Bán dẫn, Kỹ thuật máy tính, Điện tử viễn thông hoặc liên quan.
Nắm vững kiến thức về Kỹ thuật số và Kiến trúc máy tính.
Có kiến thức cơ bản hoặc định hướng phát triển chuyên sâu về Verilog/SystemVerilog.
Có tư duy logic tốt và khả năng đọc hiểu tài liệu kỹ thuật tiếng Anh.

Yêu cầu ưu tiên

Ưu tiên ứng viên có kinh nghiệm sử dụng các công cụ mô phỏng như ModelSim, QuestaSim, VCS.

Mức lương

Phúc lợi

Hình thức làm việc

Thông tin khác

Đơn vị quản lý: Dự án AI Chip.
Số lượng tuyển: 1.
Hạn nộp hồ sơ: 2026-09-30.
Thông tin liên hệ: Phùng Thị Thùy Dung (Email: dungptt13@fpt.com, Điện thoại: 02473002222 hoặc 0944561192).

RTL DESIGN ENGINEER (THỰC TẬP SINH - HÀ NỘI)