Hỗ trợ chạy flow Synthesis (RTL to netlist) và tối ưu timing/area.
Thực hiện STA: phân tích, debug timing violation, viết SDC/constraint.
Chạy LEC (Logic Equivalence Check) giữa RTL và netlist, debug mismatch.
Phân tích Power (static/dynamic) và hỗ trợ tối ưu công suất.
Viết script tự động hóa flow (Tcl, Python, Shell).
Viết báo cáo kết quả và trao đổi với team thiết kế.
Yêu cầu
Sinh viên năm 3 trở lên hoặc mới tốt nghiệp ngành Điện tử, Viễn thông, Kỹ thuật máy tính hoặc liên quan.
Nắm kiến thức cơ bản về thiết kế số, Verilog/SystemVerilog, timing (setup/hold).
Biết Linux, có khả năng viết script Tcl/Python/Shell.
Tiếng Anh đọc hiểu tài liệu kỹ thuật.
Chủ động, cẩn thận, tinh thần học hỏi tốt.
Yêu cầu ưu tiên
Đã dùng công cụ Synopsys/Cadence (Design Compiler, PrimeTime, Genus, Conformal, Formality, PrimePower...).
Có đồ án/luận văn về ASIC flow hoặc thiết kế vi mạch.
Mức lương
lương thỏa thuận
Phúc lợi
Mức trợ cấp thực tập: 7.000.000 VNĐ/tháng (áp dụng khi làm Full-time, điều chỉnh linh hoạt theo số ngày làm việc thực tế).
Lộ trình tăng phụ cấp: Có cơ chế review đánh giá định kỳ để xét tăng mức phụ cấp dựa trên năng lực và đóng góp thực tế.
Cơ hội tuyển dụng chính thức: Lộ trình rõ ràng cất nhắc lên Kỹ sư Chính thức (Junior STA Engineer hoặc Junior Physical Design Engineer) ngay sau kỳ thực tập nếu đáp ứng tốt yêu cầu.
Đào tạo & Hướng dẫn: Được đồng hành 1-1 (Mentorship) bởi Kỹ sư STA / Physical Design giàu kinh nghiệm trong suốt quá trình làm việc.
Trải nghiệm thực chiến: Cơ hội hiếm có để tham gia trực tiếp vào quy trình Timing Sign-off và Tape-out cho con chip AI full cycle.
Môi trường làm việc: Trẻ trung, năng động, tiếp cận công nghệ và bộ công cụ EDA tiên tiến hàng đầu tại FPT Telecom.
Hỗ trợ chạy flow Synthesis (RTL to netlist) và tối ưu timing/area.
Thực hiện STA: phân tích, debug timing violation, viết SDC/constraint.
Chạy LEC (Logic Equivalence Check) giữa RTL và netlist, debug mismatch.
Phân tích Power (static/dynamic) và hỗ trợ tối ưu công suất.
Viết script tự động hóa flow (Tcl, Python, Shell).
Viết báo cáo kết quả và trao đổi với team thiết kế.
Yêu cầu
Sinh viên năm 3 trở lên hoặc mới tốt nghiệp ngành Điện tử, Viễn thông, Kỹ thuật máy tính hoặc liên quan.
Nắm kiến thức cơ bản về thiết kế số, Verilog/SystemVerilog, timing (setup/hold).
Biết Linux, có khả năng viết script Tcl/Python/Shell.
Tiếng Anh đọc hiểu tài liệu kỹ thuật.
Chủ động, cẩn thận, tinh thần học hỏi tốt.
Yêu cầu ưu tiên
Đã dùng công cụ Synopsys/Cadence (Design Compiler, PrimeTime, Genus, Conformal, Formality, PrimePower...).
Có đồ án/luận văn về ASIC flow hoặc thiết kế vi mạch.
Mức lương
lương thỏa thuận
Phúc lợi
Mức trợ cấp thực tập: 7.000.000 VNĐ/tháng (áp dụng khi làm Full-time, điều chỉnh linh hoạt theo số ngày làm việc thực tế).
Lộ trình tăng phụ cấp: Có cơ chế review đánh giá định kỳ để xét tăng mức phụ cấp dựa trên năng lực và đóng góp thực tế.
Cơ hội tuyển dụng chính thức: Lộ trình rõ ràng cất nhắc lên Kỹ sư Chính thức (Junior STA Engineer hoặc Junior Physical Design Engineer) ngay sau kỳ thực tập nếu đáp ứng tốt yêu cầu.
Đào tạo & Hướng dẫn: Được đồng hành 1-1 (Mentorship) bởi Kỹ sư STA / Physical Design giàu kinh nghiệm trong suốt quá trình làm việc.
Trải nghiệm thực chiến: Cơ hội hiếm có để tham gia trực tiếp vào quy trình Timing Sign-off và Tape-out cho con chip AI full cycle.
Môi trường làm việc: Trẻ trung, năng động, tiếp cận công nghệ và bộ công cụ EDA tiên tiến hàng đầu tại FPT Telecom.